Aldec Active-HDL 12

Aldec Active-HDL 12是一款全球知名的FPGA设计仿真平台，且它作为是FPGA厂商独立的版本，现在支持所有领先的C/HDL合成和实现工具，可以直接从软件环境中启动，安装程序会自动帮你安装所有系统库。同时，还内置先进的各种设计工具、调试工具、VHDl&Verilog编译器、单仿真内核，以及图形仿真器和资源库等管理工具组成，真正做到化繁为简。并且，软件还可以与业界标准完美兼容，如IEEE、ISO、IEC及其它标准等它都支持，为您的设计提供了极广的覆盖率及支援，你还可利用它强大的功能和工具协助您以非平行的方式检视您的设计元素。它还具备排错工具，能支援Soft或Hard IP Core元件；无论是程式语法或混合模式开发都能加快您的设计速度，提高你的工作效率！尤其是Aldec Active-HDL 12作为目前最新的版本，增加了对开源VHDL验证方法(OSVVM)，现在用户能够免费访问开源方法的新需求，比如跟踪、更新脚本、AXI4完整验证组件和模型独立事务等。新版本还增强了SystemVerilog，包括对实例的多维数组的初步支持，对未解析的用户定义的网络类型的初步支持，以及对惟一约束的初步支持等。除此之外，还提供了许多新的特性和增强，这些特性和增强简化了基于团队的设计，提高了设计效率和VHDL、Verilog、SystemC、SystemVerilog和EDIF项目的行为、RTL和计时模拟的速度，为你的产品生产周期得以进步缩短，提高你产品的竞争力！

安装破解教程

1.在本站下载好数据包后进行解压得到安装程序“Active-HDL_12.0.118.7745_x64_main_setup.exe”，鼠标双击运行进入安装向导点击“next”进入下一步

2.选择第一项“I accept the terms of the license agreement”(我接受许可协议的条款)，再点击“next”进入下一步

3.选择安装位置，默认路径为“C:\Aldec\Active-HDL-12-x64”，建议最好不要安装到系统盘（C盘）

4.根据自身需求选择安装功能组件，需要安装的前面勾上即可

5.软件安装需要一些时间请耐心等待即可

6.当安装完成后点击“finish”即可退出安装向导

7.完成后先不要运行软件，回到刚才下载的数据包中将rmcl.dll复制到安装目录下的bin文件夹中，点击替换目标中的文件

8.记事本方式打开license.dat，请确保将HOSTID = ANY_ID修改为您自己的名称，例如HOSTID =3C-7C-3F-ED-62-66
(1)我们首先需要知道电脑的HostID就是电脑的物理地址，按win+R键打开运行，输入cmd,

(2)第二步进去命令提示符之后，输入ipconfig /all，如下图所示：

(3)第三步按回车键之后，可以看到电脑的物理地址也就是电脑的HostID，如下图所示：

(4)小编的HostID为：3C-7C-3F-ED-62-66，这时以记事本的方式打开“License.lic”，点击“编辑”-“替换”，查找内容输入：原本的 HostID，替换内容输入“3C-7C-3F-ED-62-66”，最后点击全部替换即可，保存退出！

9.将“License.lic”复制到安装目录下DAT文件夹中
10.创建一个系统环境变量
变量名：ALDEC_LICENSE_FILE 
变量值：license.dat的路径（例如C:\Aldec\Active-HDL-11.1-x64\Dat\ license.dat）

11.最后运行软件即可直接免费使用了

Active-HDL 12新功能

1、Aldec, Inc.是FPGA和ASIC设计的混合HDL语言仿真和硬件辅助验证的先驱，已增强以支持VHDL-2019 (IEEE 1076-2019)中的新特性。这些特性简化了语言，解除了早期版本中存在的某些限制，并引入了新的应用程序编程接口(api)。
2、还增强了SystemVerilog，包括对实例的多维数组的初步支持，对未解析的用户定义的网络类型的初步支持，以及对惟一约束的初步支持。
3、最新版本中也出现了一些对SystemVerilog的非标准扩展。这包括允许由连续赋值驱动可变类型的时钟块输出，允许使用foreach循环遍历子数组的元素，以及将带modport的虚拟接口赋值给不带modport的虚拟接口。
4、是为开发VHDL、Verilog/SystemVerilog、EDIF和SystemC设计而设计的集成环境。它包含的几个设计输入工具,高密度脂蛋白/ SystemC编译器单一仿真内核,几个标准和先进的调试工具,图形和文本仿真输出的观众,和许多辅助工具设计设计,便于管理、资源文件,和库以及内置的接口,允许运行模拟、合成、或实现本地或远程计算机,控制源文件的修订,或者与提供仿真模型的第三方工具通信。
5、提供了一组强大的向导，可以方便地创建新的工作空间、设计或设计资源，包括VHDL、Verilog、SystemC源文件、块或状态图、test长凳等。
6、从图形用户界面执行的大多数操作也可以通过软件宏语言的命令调用。通过编写自己的宏，可以显著改进测试和自动化设计处理。软件还为Perl和Tcl/Tk提供脚本引擎。通过创建用户定义的脚本，您可以通过添加额外的窗口、扩展宏语言以及提供外部工具和软件产品的接口来增强Active-HDL 12设计环境。
7、套件还包括VSimSA，一个为批处理设计的独立的VHDL/Verilog/SystemVerilog/EDIF/SystemC仿真环境。在功能上，VSimSA完全独立于软件。VSimSA与软件的区别在于缺少图形用户界面(GUI)。VSimSA命令和程序完全由命令行发出和控制，这在自动化设计测试中特别有用。

软件特色

1、HDL编辑器  
“删除尾随空白”选项可用于“首选项”对话框的“HDL编辑器”类别中的所有受支持语言。保存文档时，该选项会自动删除行末端不必要的空白字符。
2、方框图编辑器  
已经引入了允许解析总线和端口范围的功能。在将端口或总线分成不同范围的片的情况下，将图形描述转换为HDL代码的机制必须确定应该在生成的代码中使用哪个指定范围。选择边界时，包含泛型的范围优先于没有它们的范围。有关更多信息，请参阅解决总线范围主题并不总是可以自动解决范围。当解决机制失败时，将报告相应的消息，并且必须手动指定范围。这可以在“代码生成设置”对话框的“总线范围分辨率”选项卡中完成，该对话框显示具有未解析范围的项目。有关更多信息，请参阅“代码生成设置”对话框主题。它们附加到符号的泛型和参数的顺序保留在程序框图文档中。符号实例与符号定义中声明的顺序同步，泛型和参数按照在代码中生成的顺序显示。可以使用“符号编辑器”窗口中调用的“符号属性”对话框的“泛型”或“参数”选项卡中的拖放方法来修改此顺序。然后可以在“比较接口”对话框的相应选项卡中查看更改。以前，打开程序框图文件时，泛型和参数按字母顺序排序。无约束选项已添加到“代码生成设置”对话框的“范围分辨率”选项卡中的“方向”列中。该选项仅适用于生成VHDL代码的图表中的终端。有关更多信息，请参阅“解决总线范围和代码生成设置”对话框主题。可以在合成期间指定实例的哪些泛型可用。可以在“符号属性”对话框的“泛型”选项卡中选择单个实例，该对话框可从图中显示的块的上下文菜单访问。请注意，只能为单个实例启用为所有组件实例选择要合成的泛型（在编辑符号时调用的“符号属性”对话框中）。
3、基于断言的验证  
PSL端点变量可以用作async_abort和sync_abort运算符的重置条件。
可以在vpropPSL验证单元中声明断言，覆盖，序列，属性和覆盖指令。此外，从vprop单元继承的vprop和vunit可以放在单独的文件中。  
PSL表达式支持预定义的VHDL属性。
4、设计范围  
可以在代码覆盖率查看器中选择代码覆盖率和表达式覆盖率报告的内容和格式。在以前的版本中，GUI中创建的文本和HTML报告是使用无法修改的默认设置生成的。只有在从命令行调用报告生成时，才能自定义生成选项。在当前版本中，可以在“代码覆盖率查看器”窗口的“文件”菜单中访问的“报表设置”对话框中更改选项。  
显示设计覆盖率或设计分析统计信息（代码覆盖率，切换覆盖率和设计分析器查看器）的独立查看器在打开coverage或分析器数据文件时支持拖放操作。  
将旧数据库文件（*.ccl和*.exd）拖放到Active-HDL 12窗口会自动在代码覆盖率查看器中打开覆盖率统计信息。  
设计覆盖率报告不仅可以在离线模式下生成（在收集统计数据并保存到coverage数据库之后），还可以在模拟运行时生成。可以使用acdbreport命令完成。有关更多信息，请参阅脚本。  
如果未打开任何设计或工作空间，则可以访问“工具”菜单中提供的“覆盖率合并”选项。以前，该选项已变暗，无法在这些情况下使用。
覆盖数据库  
切换覆盖率结果可以存储在ACDB文件中。此外，可以在模拟结束后指定覆盖率报告的格式。  
断言覆盖的统计信息可以存储在ACDB文件中。可以在命令行中启用新类型的覆盖数据（acom，alog，asim，acdbsave，acdbenable等）。  
5、设计管理
Coverage / Profiler类别已添加到“首选项”对话框中。该类别等同于“设计设置”对话框中提供的类别。 
由于与分层模式下的收集覆盖率和性能分析统计信息的默认模式相关的更改，已从“设计设置”和“首选项”对话框的“代码覆盖率”和“事件探查器”类别中删除“每个实例收集数据”选项。
6、调试
显示指示HDL对象类型的图标的“模式”列已添加到“监视和调用堆栈”窗口以及“设计浏览器”窗口的“结构”选项卡中。在以前的版本中，此列仅在波形查看器中可用。
可以在“首选项”对话框的“外观”类别中指定“非活动信号网格”和“波形视图”窗格的颜色以及“加速波形查看器”和“加速列表查看器”窗口的非活动“列表视图”窗格的颜色。
7、状态图编辑器
支持Xilinx Vivado综合属性。
综合属性支持已经过重新设计。 工具选择已移至“机器属性”对话框。 除了设置属性值之外，用户还可以在此窗口中包含或排除生成的属性。
8、标准波形查看器/编辑器
标准波形查看器/编辑器在64位版本的软件中不可用。
9、标准列表查看器
标准列表查看器在64位版本的Active-HDL 12中不可用。

使用说明

1、一般
在使用VITAL模型的设计初始化期间，仅在加载SDF文件时启动负约束计算阶段。无论SDF文件的可用性如何，都应启动此阶段。
如果多次重新启动仿真，则可能会发生内部存储器碎片，导致内存分配增加。（DKO2370）
如果在模拟运行时关闭系统控制台窗口而中断VSimSA，则wave.asdb.error文件和wave.asdbw文件夹及其内容将保留在磁盘上。这些是临时项目，如果需要，用户可以安全地删除它们。此外，它们不会妨碍后续模拟会话，并在运行新模拟时自动删除。
无论如何，建议通过发出endsim命令来结束模拟。（MRP3553）
2、Verilog模拟
只有将所有文件编译到空设计库中时，顶级Verilog模块的自动检测才能正常工作。顶级检测不适用于单独编译的Verilog文件。
无法停止将信号记录到波形文件中。一旦在模拟过程中将信号添加到波形文件中（使用trace或addwave命令），它将具有完整的历史记录，直到模拟结束。
具有随机刺激器规范的$force任务不起作用（JKL59）。
3、SystemVerilog模拟
常规数组不能分配给动态数组，反之亦然。
不支持使用文字的作业。
类C操作符（+=，++，-等）不能操作队列/数组元素。
$sign不能用于引用队列的最后一个元素。（它只能在声明队列时使用。）
foreach循环不能用于迭代数组/队列元素。
系统功能，例如$size不适用于数组或队列。
通过将点和字段名称附加到索引名称（即数组/队列元素），无法访问类和结构的字段。
数据容器不能放在结构或类中。
动态数组，关联数组和队列的常规数组不可用。
几个对象类型（例如解压缩的结构或字符串）不能放在数组和队列中。
数据容器不能通过引用传递

特别说明

提取码：oe70 解压密码：zdfans